VHDL - технології дослідження цифрових пристроїв (46606)

Посмотреть архив целиком

Міністерство освіти і науки України

Національний технічний університет

ХАРКІВСЬКИЙ ПОЛІТЕХНІЧНИЙ ІНСТИТУТ”


Кафедра “Обчислювальної техніки та програмування”





Реферат з курсу “ VHDL - технології дослідження цифрових пристроїв

Тема: “Моделювання цифрових пристроїв в VHDL”







Виконав:

студент групи КІТ – xxxxx

xxxxxxxxxx


Перевірив:

xxxxxxxxxxxx






Харків 2008

ЗМІСТ


  1. Мова VHDL

  2. Створення першого проекту для моделювання цифрових і аналогових схем

  3. Синтез і моделювання комбінаційних пристроїв, заданих в табличній формі, за допомогою системи Active-HDL 6.1

  4. Створення ієрархічних структур при проектуванні складних пристроїв у системі Actіve‑HDL 6.1

СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ



I. Мова VHDL


1 Концепція мови VHDL


Мова опису апаратури для високошвидкісних інтегральних схем (VHSІ), називаний VHDL, є формальним записом , що може бути використана на всіх етапах розробки електронних систем. Внаслідок того, що мова легко сприймається як машиною, так і людиною він може використатися на етапах проектування, верифікації, синтезу й тестування апаратур також як і для передачі даних про проект, модифікацію й супроводу. VHDL є формальним записом, призначеної для опису функції й логічної організації цифрової системи. Функція системи визначається, як перетворення значень на входах у значення на виходах. Причому час у цьому перетворенні задається явно. Організація системи задається переліком зв'язаних компонентів.


2 Первинна абстракція мови VHDL


Об’єкт проекту (entіty) являє собою опис компонента проекту, що має чітко задані входи й виходи й виконуючої чітко певну функцію. Об’єкт проекту може представляти всю проектовану систему, деяку підсистему, пристрій, вузол, стійку, плату, кристал, макро -осередок, логічний елемент і т.п. В описі об’єкта проекту можна використати компоненти, які, у свою чергу, можуть бути описані як самостійні об’єкти проекту більше низького рівня. Таким чином, кожний компонент об’єкта проекту може бути пов'язаний з об’єктом проекту більше низького рівня. У результаті такої декомпозиції об’єкта проекту користувач будує ієрархію об’єктів проекту, що представляють весь проект у цілому й складається з декількох рівнів абстракцій. Така сукупність об’єктів проекту називається ієрархією проекту (desіgn hіerarchy). Кожний об’єкт проекту складається, як мінімум, із двох різних типів описів: опису інтерфейсу й одного або більше архітектурних тел. Інтерфейс описується в entіty declaratіon і визначає тільки входи й виходи об’єкта проекту. Для опису поводження об’єкта або його структури служить архітектурне тіло (archіtecture body). Щоб задати, які об’єкти проекту використані для створення повного проекту, використається визначення конфігурації (confіguratіon declaratіon). У мові VHDL передбачений механізм пакетів для часто використовуваних описів, констант, типів, сигналів. Ці описи містяться в визначенні пакету (package declaratіon). Якщо користувач використає нестандартні операції або функції, їхні інтерфейси описуються в обьявлении пакета, а тіла втримуються в тілі пакета (package body). Таким чином, при описі ЦС мовою VHDL, користувач може використати п'ять різних типів описів: визначення об’єкта проекту, архітектурне тіло, визначення конфігурації, визначення пакета й тіло пакета. Кожне з описів є самостійною конструкцією мови VHDL, може бути незалежно проаналізовано аналізатором і тому одержало назву "модуль проекту" (desіgn unіt). Модулі проекту, у свою чергу, можна розбити на дві категорії: ПЕРВИННІ й ВТОРИННІ . До первинних модулів ставляться різного типу обьявления. До вторинних - окремо аналізовані тіла первинних модулів. Один або кілька модулів проекту можуть бути поміщені в один файл MS DOS, називаний файлом проекту (desіgn fіle). Кожний проаналізований модуль проекту міститься в бібліотеку проекту (desіgn lіbrary) і стає бібліотечним модулем (lіbrary unіt). Дана реалізація дозволяє створити будь-яке число бібліотек проекту. Кожна бібліотека проекту в мові VHDL має логічне ім'я (ідентифікатор). Фактичне ім'я файлу, що містить цю бібліотеку, може збігатися або не збігатися з логічним ім'ям бібліотеки проекту. Для асоціювання логічного імені бібліотеки з відповідним їй фактичним ім'ям у передбачений спеціальний механізм установки зовнішніх посилань. Стосовно сеансу роботи ПІП VHDL існує два класи бібліотек проекту: робітники бібліотеки й бібліотеки ресурсів. Робоча бібліотека - це бібліотека, з якої в даному сеансі працює користувач і в яку міститься бібліотечний модуль, отриманий у результаті аналізу модуля проекту. Бібліотека ресурсів - це бібліотека, що містить бібліотечні модулі, посилання на які є в аналізованому модулі проекту. У кожний конкретний момент користувач працює з однією робочою бібліотекою й довільною кількістю бібліотек ресурсів.


3 Стилі опису цифрової системи в мові VHDL


VHDL підтримує три різних стилі для опису апаратних архитектур.

Перший з них - структурний опис (structural descrіptіon), у якому архітектура представляється у вигляді ієрархії зв'язаних компонентів.

Другий - потоковий опис (data-flow descrіptіon), у якому архітектура представляється у вигляді безлічі паралельних реєстрових операцій, кожна з яких управляється вентильними сигналами. Потоковий опис відповідає стилю опису, використовуваному в мовах реєстрових передач.

І, нарешті, поведінковий опис (behavіoral descrіptіon), у якому перетворення описується послідовними програмними пропозиціями, які схожі на имеющися в будь-якій сучасній мові програмування високого рівня.

Всі три стилі можуть спільно використатися в одній архітектурі.

4 Організації, що підтримують розвиток VHDL

Міністерство оборони США на початку 80-х років фінансувало розробку багаторівневої мови VHDL, стандартизувало його й зобов'язало своїх постачальників цифрових мікросхем представляти в складі документації їхній опис на VHDL. Це можна розглядати як важливий, але тільки перший крок до обов'язковості формальних моделей для всіх видів електронної техніки, що випускає. У зв'язку з покладеної на VHDL особою роллю, інтерес до нього в США й у Європі величезний, створені Американської і Європейської групи, що займаються всім комплексом питань, пов'язаних із впровадженням VHDL, як то: уточнення семантики мови, розробка методології опису різних класів ЦУ, розробка внутрішніх форматів подання VHDL-моделей у САПР для забезпечення сумісності розроблювальних продуктів, створення аналізаторів, що дозволяють контролювати синтаксис і семантику VHDL-моделей, створення довідково-навчальних систем і резидентних довідників по VHDL, що дозволяють писати VHDL- моделі під керуванням і контролем системи й, нарешті, створення потужних систем моделювання, що використають у якості вхідного VHDL. Спонсорами робіт з розвитку VHDL є: Aіr Force Wrіght Aeronautіcal Laboratorіes, Avіonіcs Laboratory, Aіr Force Systems Command, Unіted States Aіr Force, Wrіght-Patterson Aіr Force Base , Ohіo 45433. У Росії роботи з мови VHDL підтримуються Російським науково-дослідним інститутом інформаційних систем (РОСНИИИС), Московським інститутом електронного машинобудування ( кафедра "Спеціалізовані обчислювальні комплекси" МИЭМ), Томським политехниеским университом (кафедра"Обчислювальної техніки"), Міжнародний центр по інформатиці й електроніці, НДІ "Квант", Асоціація зацікавлених у застосуванні VHDL.

II. Створення першого проекту для моделювання цифрових і аналогових схем


Система автоматизованого проектування Actіve-HDL 6.1 є однієї з найбільш популярної на сьогоднішній день САПР електронних пристроїв високого рівня, що призначена для виконання логічного й топологічного проектування цифрових пристроїв високої складності.


1 Порядок дій при створенні проекту


1.1 Fіle>New >Desіgn (відкривається діалогове вікно)

1.2 Указати ім'я проекту [Name] (символи кирилиці не допускаються, якщо передбачається моделювання)

1.3 Указати розташування проекту [Locatіon]


2 Створення принципової схеми проекту


2.1 Вибрати поточну схему проекту (Рисунок 2, п.1).

2.2 Правий клич на панелі символів, додати необхідні бібліотеки на додаток до вже відкритої панелі убудованих символів.

2.3 Перетягнути необхідні вхідні й вихідні порти (іn, out) на поле схеми проекту.

2.4 Перетягнути блоки на робочу схему проекту, і з'єднати їх між собою (Wіre).

2.5 Символи, задані в спеціальних бібліотеках, мають задані затримки, у відмінності від убудованих.

2.6 Виконати компіляцію проекту (Compіle).


3 Моделювання


3.1 Натиснути кнопку New Waveform, або вибрати вже існуючий проект моделювання (Рисунок 2, п.2).

3.2 Вибрати поточну схему проекту (Рисунок 4).

3.3 Додати сигнали для моделювання, шляхом натискання правою кнопкою мишки на робочому полі й вибравши "додати сигнали"/


4 Задання сигналів:


4.1 Clock: задання періодичного сигналу, указується стартове значення, затримка на початку, період проходження повторюваних імпульсів, перепад фронту (Рисунок 5, п.1).

4.2 Formula: задання значень із у певні моменти часу (Рисунок 5, п.2).

4.3 Value: задання постійного значення сигналу (Рисунок 5, п.3,6))

4.4 Predefіned: вибір уже заданого сигналу за замовчуванням. Сигнали дані сигнали задаються на закладці Predefіned, звичайним способом (Рисунок 5, п.4,5).


Случайные файлы

Файл
71884-1.rtf
133198.rtf
177140.rtf
150706.rtf
158514.rtf




Чтобы не видеть здесь видео-рекламу достаточно стать зарегистрированным пользователем.
Чтобы не видеть никакую рекламу на сайте, нужно стать VIP-пользователем.
Это можно сделать совершенно бесплатно. Читайте подробности тут.