ПК на основе процессора INTEL 80286 (kursovik)

Посмотреть архив целиком

- 17 -

Министерство образования Российской Федерации





Кафедра: «Электронные приборы и устройства»








Курсовая работа

«ПК на основе процессора INTEL 80286»







Выполнил: ст-т гр. ЭПУ - 42

Козачук Виталий Михайлович

Проверил: доц. Каф ЭПУ

Джумалиев Владимир Сергеевич






Саратов 2001 г.


СОДЕРЖАНИЕ

ВВЕДЕНИЕ 2

КОРПУСА ПРОЦЕССОРОВ 3

ФУНКЦИОНИРОВАНИЕ МИКРОКОМПЬЮТЕРОВ С ШИННОЙ ОРГАНИЗАЦИЕЙ 3

ОРГАНИЗАЦИЯ СИСТЕМЫ ШИН L,X,S и M В КОМПЬЮТЕРЕ PC/AT 4

РЕГИСТРЫ ПРОЦЕССОРА 80286 4

Память 6

FPM 7

ЕDO 7

BEDO 7

Вспомогательные микросхемы для СМПУ 8

Тактовый генератор 8

Контролер прерываний 8

Контролер прямого доступа к памяти 8

Другие вспомогательные микросхемы 9

Набор микросхем или chipset 9

Системные локальные шины 9

Шина ISA 9

Шина EISA 10

Локальные шины (VLB и PCI) 10

Стандарт PC MCIA 11

Микропроцессор 12

Режим реальной адресации 12

Режим защиты 12

Производительность системы 13

Системные прерывания 13

Сопроцессор. 14

Описание 14

Условия программирования 14

Условия аппаратного обеспечения 14

Базовая система ввода-вывода (BIOS) 15

Использование BIOS 15

Передача параметров 15

Список использованной литературы 16

ВВЕДЕНИЕ

У
спехи новой технологии привели к широкому распространению персональных компьютеров, позволяющих решать задачи, требующие весьма больших вычислений. Типичным и наиболее распространенным представителем таких мощных "персоналок" является компьютер PC/AT производства фирмы IBM. Этот компьютер разработан на основе процессора 80286 фирмы INTEL, представляющего сейчас один из наиболее мощных шестнадцатиразрядных микропроцессоров, хотя за последнее время появились более производительные процессоры, и 80286 был снят с производства в ведущих странах. Но стоит остановиться на рассмотрении этого процессора и построенных на его основе системах, т.к. на их примере нагляднее всего получить представление о новом классе машин - серии AT.

В данной работе рассмотрены основные данные и сравнительные характеристики на примере самой ранней модели компьютера- на отдельных логических ИМС и некоторых БИС, без применения микросхем сверхвысокой степени интеграции и специальных ПЛИС и ПЛМ, на основе которых создаются компьютеры сегодня. Рассматривается центральный процессор с самой низкой тактовой частотой для 80286 чипов- 6 Мгц.


КОРПУСА ПРОЦЕССОРОВ


DIP-Dual in line Package корпус с двухрядным расположением штырьковых выводов (шаг 2.5мм);

PGA – pin Grid Array, керамический корпус с матрицей штырьковых выводов;

PQFP – Plastic Quad Flat Pack, пластиковый корпус с выводами по сторонам квадрата;

SQFP – Small Quad Flat Pack, миниатюрный корпус с выводами по сторонам квадрата;

PPGA – Plastic Pin Grid Array, термоустойчивый пластмассовый корпус SPGA;

Tape Garier – миниатюрный корпус с ленточным носителем


PGA, PPGA, SPGA обычно устанавливаются в ZIF-Socket (Zero ilnsestion Force) – колодка
(сокет) с нулевым усилением установки.


ФУНКЦИОНИРОВАНИЕ МИКРОКОМПЬЮТЕРОВ

С ШИННОЙ ОРГАНИЗАЦИЕЙ


Шины микрокомпьютера образует группа линий передачи сигналов с адресной информацией, данных, а также управляющих сигналов. Фактически ее можно разделить на три части: адресную шину, шину данных и шину управляющих сигналов.

Уровни этих сигналов в данный момент времени определяют

состояние системы в этот момент.

На рис. 1 изображены синхрогенератор 82284, микропроцессор 80286 и шинный контроллер 82288. Кроме того, показаны три шины: адреса, данных и управляющих сигналов.

Синхрогенератор генерирует тактовый сигнал CLK для синхронизации внутреннего функционирования процессора и других микросхем. Сигнал RESET производит сброс процессора в начальное состояние. Это состояние показано на рисунке упрощенно. Сигнал –READY также формируется с помощью синхрогенератора. Он предназначен для удлинения циклов при работе с медленными периферийными устройствами.

На адресную шину, состоящую из 24 линий, микропроцессор выставляет адрес байта или слова, который будет пересылаться по шине данных в процессор или из него. Кроме того, шина адреса используется микропроцессором для указания адресов периферийных портов, с которыми производится обмен данными.

Шина данных состоит из 16 линий. по которым возможна передача как отдельных байтов. так и двухбайтовых слов. При пересылке байтов возможна передача и по старшим 8 линиям, и по младшим. Шина данных двунаправлена, так как передача байтов и слов может производится как в микропроцессор, так и из него.

Шина управления формируется сигналами, поступающими непосредственно от микропроцессора, сигналами от шинного контроллера, а также сигналами, идущими к микропроцессору от других микросхем и периферийных адаптеров.

Микропроцессор использует шинный контроллер для формирования управляющих сигналов, определяющих перенос данных по шине. Он выставляет три сигнала -SO, -SI, M/-IO, которые определяют тип цикла шины (подтверждение прерывания, чтение порта ввода/вывода, останов, чтение памяти, запись в память). На основании значений этих сигналов шинный контроллер формирует управляющие сигналы, контролирующие динамику данного типа шины.

Для того, чтобы понять динамику работы, разберем, каким образом осуществляется процессором чтение слов из оперативной памяти. Это происходит в течение 4 тактов CLK, или 2 состояний процессора (т.е. каждое состояние процессора длится 2 такта синхросигнала CLK). Во время первого состояния, обозначаемого, как Т 4s 0, процессор выставляет на адресную шину значение адреса, по которому будет читаться слово. Кроме того, он формирует на шине совместно с шинным контроллером соответствующие значения управляющих сигналов. Эти сигналы и адрес обрабатываются схемой управления памятью, в результате чего, начиная с середины второго состояния процессора Т 4c 0 (т.е. в начале четвертого такта CLK), на шине данных появляется значение содержимого соответствующего слова из оперативной памяти. И наконец, процессор считывает значение этого слова с шины данных. На этом перенос (копирование) значения слова из памяти в процессор заканчивается.

Таким образом, если частота кварцевого генератора, определяющая частоту CLK, равна 20 МГц, то максимальная пропускная способность шины данных равна (20/4) миллионов слов в секунду, или 10 В/сек. Реальная пропускная способность существенно ниже.


ОРГАНИЗАЦИЯ СИСТЕМЫ ШИН L,X,S и M

В КОМПЬЮТЕРЕ PC/AT


На самом деле, в реальном компьютере имеется не одна, а несколько шин (рис. 2). Основных шин всего три, а обозначаются они как L- шина, S- шина, X- шина. Нами ране рассматривалась L-шина. Можно ввести понятие удаленности шины от процессора, считая, что чем больше буферов отделяют шину, тем она более удалена от процессора.

Основной шиной, связывающей компьютер в единое целое, является S- шина. Именно она выведена на 8 специальных разъемов слотов. Эти слоты хорошо видны на системной плате компьютера. В них стоят платы периферийных адаптеров.

Линии адреса, идущие от микропроцессора, образуют так называемую L- шину. Для передачи этого адреса на S- шину имеются специальные буферные регистры- защелки. Эти регистры- защелки не только передают адрес с L- шины на S- шину, но так же разъединяют их в случае необходимости. Такая необходимость возникает, например, когда осуществляется прямой доступ к памяти. В этом случае на S- шину выставляют контроллер прямого доступа 8237А и так называемые страничные регистры. Они подключены к X- шине, которая так же через буферные регистры соединена с системной Sшиной. Таким образом, наличие трех шин позволяет выставлять адреса на системную шину различным микросхемам.

Все микросхемы на системной плате, кроме процессора и сопроцессора, подключены к X- шине, в которой имеется адресная часть (XА- шина), линия данных (XD- шина) и управляющие сигналы (XCTRL- шина). Поэтому они отделены от процессора двумя буферами: между L- и S- шинами и между S- и X- шинами.

Кроме этих трех шин в компьютере имеется M- шина, предназначенная для отделения системной S- шины от оперативной памяти.


РЕГИСТРЫ ПРОЦЕССОРА 80286


Набор регистров процессора 80286 представляет собой строгое расширение набора регистров 8086, который имел 14 регистров. В процессоре 80286 появились дополнительно еще 5 новых регистров, в результате чего их общее число увеличилось до 19.

Далее рассматриваются так называемые "видимые" регистры, содержимое которых можно либо прочитать, либо изменить программным способом. Отметим, что в процессоре имеются "невидимые регистры", хранящие различную информацию для работы процессора и ускоряющие его работу. Регистры представлены на рисунке ("невидимые" изображены одинарной линией).

AX

AH

AL

BX

BH

BL

CX

CH

CL

DX

DH

DL


SP

BP

SI

DI


Права доступа к сегменту CS

Базовый адрес сегмента CS

Размер сегмента CS


CS

Права доступа к сегменту DS

Базовый адрес сегмента DS

Размер сегмента DS

DS

Права доступа к сегменту SS

Базовый адрес сегмента SS

Размер сегмента SS

SS

Права доступа к сегменту ES

Базовый адрес сегмента ES

Размер сегмента ES

ES


IP


F


MSW


Базовый адрес таблицы

GDTR


Базовый адрес таблицы

IDTR


Права доступа

Базовый адрес сегмента с локальной дескрипторной таблицей

Размер сегмента с локальной таблицей


LDTR


Права доступа

Базовый адрес сегмента состояния текущей задачи

Размер сегмента с состоянием задачи


TR


Регистры можно объединить в группы по схожести выполняемых ими функций. В первую группу, называемую группой регистров общего назначения, входят регистры AX, BX, CX, DX. Они предназначены в основном для хранения данных- шестнадцати битных слов. Только регистры BX и DX могут дополнительно использоваться как адресные: регистр BX- как адрес смещения байта или слова в оперативной памяти, регистр DX- как адрес порта ввода/вывода. При обработке данных каждый из этих регистров имеет свои особенности. Например, регистр AX всегда используется как один из операндов в команде умножения, регистр CX используется как счетчик командой LOOP организации цикла, DX как расширение регистра AX в командах умножения и деления. Эти регистры можно рассматривать как состоящие из двух однобайтовых регистров каждый: AX состоит из AH и

AL, BX- из BH и BL и т.д.

Следующую группу образуют регистры SP, BP, SI, DI. Эта группа называется группой адресных и индексных регистров. Из названия видно, что эти регистры могут использоваться в качестве адресных. Кроме того, их можно использовать в качестве операндов в инструкциях обработки данных.

Третья группа регистров CS, DS, SS, ES образует группу сегментных регистров. В процессоре 80286 доступ к данным и коду программы осуществляется через "окна" размером максимум 64К каждое. Есть окно с программой, его начало определяется регистром CS; есть окно с данными, начало которого определяется регистром DS. Начало окна со стеком определяется регистром SS, а дополнительного окна с данными- регистром ES.

В процессоре 80286 появилась возможность размещать таблицу векторов прерываний в произвольном месте оперативной памяти, а не обязательно в самом начале, как в процессоре 8086. Для этого имеется специальный регистр IDTR, по структуре аналогичный специальному сорока битному регистру GDTR (определяющий положение и размер глобальной дескрипторной таблицы, для определения же локальной дескрипторной таблицы имеется шестнадцати битный регистр LDTR). Он определяет начало и размер таблицы векторов прерываний. Имеются так же специальные команды его чтения и записи.

Регистр IP служит для хранения адреса смещения следующей исполняемой команды, а регистр F- для хранения флагов.

В процессоре 80286 появился новый регистр MSW, называемый словом состояния, или регистром состояния. Его значение прежде всего в том, что, загружая этот регистр состояния специальным значением (с битом PE=1), мы тем самым переключаем режим работы с обычного на защищенный.

И наконец, последний девятнадцатый регистр TR служит для организации многозадачной работы процессора в защищенном режиме. В обычном режиме он просто недоступен. Этот регистр служит селектором сегмента состояния задачи. Существуют выполняемые только в защищенном режиме команды чтения этого регистра TR и записи в него.

Таким образом, а процессоре 80286 при сравнении его с 8086 появилось пять новых "видимых" регистров и шесть "невидимых", четыре из которых связаны с регистрами CS, DS, SS, ES. Все новые регистры служат для управления доступом к памяти и организации многозадачной работы процессора.


Память

В отличие от недавно появившихся типов памяти, работа ИС асинхронной памяти не привязана жестко к тактовым импульсам системной шины. Поэтому данные на этой шине появляются в произвольные моменты времени (асинхронно). Но поскольку контроллер памяти (и системной шины) - устройство синхронное, то отсчет времени ведется в тактах. И если данные появятся на выходах ИС даже сразу после тактового импульса, они будут обработаны только с приходом следующего импульса. Это ограничивает возможности асинхронных ИС. Самым первым способом обмена данными с ОЗУ был так называемый Conventional с рабочей частотой от 4,77 до 40 МГц. Он позволял считывать и записывать информацию в строку только на каждый пятый такт (по механизму, описанному ранее). Поэтому из-за своей медлительности он вскоре был заменен более прогрессивными типами. Для Conventional общее число тактов, затрачиваемых на пересылку 4 строк данных, равно 20 (5 тактов для доступа по первому адресу – 5 по второму – 5 по третьему – 5 по четвертому).



FPM

Это самый ранний тип памяти, применявшийся во всех 286-386 компьютерах. В нем реализован режим постраничной адресации (fast page mode). Этот режим основан на том, что после выбора строки в ядре передача данных на выход и с выхода выполняется просто подключением к входным/выходным формирователям данных нужного "столбца" (столбцов, если понимать под столбцом один разряд в матрице ядра). Следовательно, при повторных обращениях к одной и той же строке ядра не нужно подавать адрес строки, дешифрировать его, считывать строку. В FPM повышение скорости обмена данными достигается благодаря передаче полного адреса (строки и столбца) только при первом обращении к памяти. При остальных обращениях в пределах той же строки указывается лишь сокращенный адрес (только столбцы). В результате потери времени сокращаются на два такта, ранее нужные для передачи адреса каждой строки (нет тактов для передачи собственно адреса строки и активизации сигнала RAS). Схема чтения FPM теперь другая - 5–3–3–3, даже на частоте 66 МГц. По сравнению с Conventional (20 тактов) это дает увеличение производительности на целых 70%. Однако если программа часто обращается к разным областям памяти, переходя на другую строку ядра, то формируется полный адрес, что сводит преимущества метода на нет. К счастью, на практике часто происходит обмен достаточно крупными сплошными массивами данных (например, многие команды процессора кодируются несколькими байтами). Возможно, именно поэтому метод был положен в основу всех последующих технологий, однако нужно все же не забывать, что все их преимущества также проявляются только в пределах одной страницы (строки ядра).

EDO

Архитектура EDO (extended data output) характеризуется увеличенным по сравнению с FPM временем хранения данных на выходе микросхемы. Дело в том, что в обычных ИС FPM выходные данные остаются действительными только при активном сигнале CAS (рис. 2б). Из-за этого при втором и последующих доступах к странице требуется три такта: такт переключения CAS в активное состояние, такт считывания данных и такт переключения CAS в неактивное состояние. В ИС EDO данные запоминаются во внутреннем регистре по активному (спадающему) фронту сигнала CAS и сохраняются еще некоторое время после появления следующего активного фронта. Это позволяет нормально использовать данные, когда CAS переведен в неактивное состояние. При этом схема чтения у EDO уже 5–2–2–2 (11), что на 20% быстрее FPM (14), и нормальная работа возможна даже при тактовой частоте контроллера памяти (и системной шины) 75 МГц. Память EDO до сих пор верой и правдой служит во всех компьютерах с частотой процессора до 166 МГц (и с системными платами на чипсетах до Intel 430 FX), а также во многих видеоускорителях трехмерной графики. EDO также используется в тех случаях, когда мощный контроллер памяти сам оптимизирует организацию банков памяти и их чередование при многобанковой структуре ОЗУ, характерной для некоторых серверов. Несмотря на появление других типов, этот тип ИС еще долго не уйдет со сцены - это подтверждается и тем, что ведущие производители чипов ОЗУ начали выпуск модулей со 128 Мб.

BEDO (burst EDO - EDO с пакетной пересылкой данных)

Архитектура BEDO была разработана в компании VIA Technologies - известном производителе чипсетов для материнских плат. В ней наряду с технологиями FPM и EDO используется пересылка данных пакетами (burst). Новизна такого метода в том, что при первом обращении данные автоматически считываются сразу же для нескольких последовательных слов (ведь ядро устроено так, что всегда считывается целая строка, то есть все столбцы становятся известны). При этом для пересылки burst-пакета задаются адрес строки и адрес только самого первого "столбца", а внутренний счетчик автоматически следит за тем, чтобы был передан весь пакет. Это исключает необходимость пересылать адреса для последующих ячеек. Таким образом, благодаря burst-технологии увеличивается эффективность последовательного чтения больших массивов данных. Новый способ пересылки сокращает время считывания каждого слова еще на такт, что позволяет BEDO работать по схеме 5–1–1–1 (всего 8 тактов). Однако для этого необходима поддержка со стороны набора системной логики. В число таких наборов входят Intel 430 HX, VIA 580VP, 590VP. Максимальная паспортная рабочая частота BEDO - 66 МГц, хотя ИС хорошо функционируют на частоте вплоть до 83 МГц. BEDO еще не успела широко распространиться, как была вытеснена SDRAM, разработанной приблизительно в то же время Intel. Завершая рассмотрение асинхронных типов ИС, отметим, что их быстродействие принято характеризовать временем цикла обращения, то есть минимальным периодом, с которым можно выполнить циклическое обращение по произвольным адресам (все пять операций). Именно это имеется в виду, когда говорят о "60-наносекундном модуле". При переходе к синхронной памяти (использующей для работы внешнюю тактовую частоту) вместо продолжительности цикла доступа стали применять минимально допустимый период тактовой частоты. Так появились "10-нс модули памяти", "8-нс" и даже "7-нс". Увы, за один такт добраться к произвольным данным не могут и они.


Вспомогательные микросхемы для СМПУ.

Тактовый генератор

Для получения стабильной определенной частоты на системной плате могут находиться 1 или 2 кварцевых асоцилятора. Повышать частоту тактовых импульсов можно лишь до определенного предела, фиксированного для каждой модели микропроцессора. Для многих микропроцессоров существует и нижний уровень ограничения на тактовую частоту.

Дело в том, что отдельные узлы микропроцессора могут быть построены по принципу динамической памяти, и требовать постоянной регенерации. Выходной сигнал основного кварцевого генератора предварительно делится на 2 и обозначается как CLK2IN. Тактовый сигнал для шины ISA обычно равен 8 МГц. Он обычно обозначается как ATCLK или BBVSCLK. При переключении кнопки Turbo тот или иной тактовый сигнал подключается к соответствующему входу микропроцессора. Системная шина может тактироваться либо сигналом CLK2IN, либо CLK2IN/2, либо ATCLK. Для каналов DMA на системной плате используется еще один сигнал SCLK зависящий от CLK2IN и от ATCLK. Для часов реального времени на системной плате использ